本文摘要：
较慢在片激光监测接管系统中，A/D信号取样频率与FPGA中数据处理系统的工作频率往往不完全一致，因此在这种情况下，为防止数据遗失，必须设计一种数据内存。较慢在片激光监测接管系统中，A/D信号取样频率与FPGA中数据处理系统的工作频率往往不完全一致，因此在这种情况下，为防止数据遗失，必须设计一种数据内存。本文使用VerilogHDL语言设计了一种异步FIFO(时钟周期和振幅互相独立国家)，它不仅提供数据缓冲器，而且需要构建有所不同时钟域间的切换等功能。
1激光监测接管系统的数据取样和处置 对于高速在片激光监测接管系统，具备较高的取样速率、低功耗、体积小以及适当的高抗干扰性能是提升其顺利提供敌方激光武器有效地数据的关键，而使用线性CMOS芯片和提升系统的集成度是构建小体积、低功耗的最经济、最有效地的途经。本系统使用Xilinx公司Spartan-Ⅲ系列芯片XC3S1500，设计已完成异步FIFO内存，还包括收集控制电路、FFT数据处理、时钟掌控信号、模块电路等。激光监测接管系统的数据取样和处置框图如图1右图。
2异步FIFO设计 异步FIFO由读、写出地址逻辑，存储单元和空满标志逻辑四部分构成，如图2右图。由图2可以显现出，整个系统分成两个独立国家的时钟域(读书时钟域和写出时钟域)，FIFO的存储介质为一块双口RAM，可以同时展开读写操作。
在写出时钟域部分，由写出地址逻辑分解写出掌控信号和写出地址；在读时钟域部分，由读地址逻辑分解读书掌控信号和读书地址。机剩标志信号，由写出指针和读书指针通过异步较为器互相较为分解。
对于异步FIFO设计主要有以下两个难题：一是如何实时异步信号，防止触发器亚稳态的产生；二是如何根据FIFO的指针信号正确地辨别FIFO的空满状态[1]。 2.1亚稳态问题的解决问题 在数字电路中，触发器必须符合setup/hold时间拒绝。当一个信号被寄存器锁存时，如果信号和时钟之间无法符合这个拒绝，data2端的值就是不确认的，这个过程称作亚稳态。
如图3右图为常用异步时钟和亚稳态[2]。 在异步FIFO中，由于时钟之间周期和振幅几乎独立国家，因此数据的遗失概率不为零。尽管亚稳态无法彻底消除，但是可以通过下面方法将其减少到一个可以拒绝接受的范围之内。 (1)对读书地址/写出地址使用Gray码设计。
这是因为使用二进制计数时所有位都有可能变化，有利于横跨时钟域的实时。例如，3位二进制数从3变到4(即011~100)时，所有位都再次发生了变化，而Gray字节的特点是每次只有一个数据位变化。由于实时多个异步输出信号经常出现亚稳态的概率相比之下小于实时一个异步信号的概率，因此，写出地址指针和读书地址指针皆使用Gray码计数器，可以确保一个时钟域的指针尽量安全性地被切换到另一个时钟域，有效地防止了亚稳态。
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